当前位置: 主页 > 电脑软件维修 > 基于FPGA的软软件共同仿真减速技能

基于FPGA的软软件共同仿真减速技能

发布时间:05-21 06:38点击:

  2015年04月17日

  深圳市福田区华强北华强团体2号楼7楼

  电子研制工事师面临的PCB设想应战正在一直增多增多:信号完好性(SI)成绩,电源完好性(PI)、EMC/EMI以及热综合、可打造性等。此次PCB设想工事师技能常会,力邀国际出名企业顶尖技能内行,约请事业精英共襄盛会,分享最新研制案例、独门设想技巧。

  报名加入>>

  2015年03月12日

  成都市·成都王冠节日酒吧间3楼演播厅

  挪动医疗技能正正在快捷停滞,一直推出新的使用顺序、终端设施和其余机器。本次电子爱好者网广邀事业、市面综合师、威望技能内行、财物链上中上游业者,同讨论可穿戴医疗设施、智能医疗监测零碎、家族便携医疗设施、智能无线传感、医疗云和大数据等范围的翻新技能使用。

  报名加入>>

  [音读]正在零碎设想中,软件简单电设想的调剂与仿真任务关于设想者来说非常艰难。为了升高仿真简单度,放慢仿真进度,白文提出应用FPGA减速的思维,完成软软件共同减速仿真。通过试验,绝对于于纯硬件仿真,应用软软件共同减速仿真技能,仿真进度进步近30倍,大大延长了仿真工夫。

  1 序言

  正在数目字集成电的设想中,当设想工事师正在用软件形容言语(HDL:Hardware Description Language)实现设想以后,需求经过仿真来测验设想能否满意预期的性能。正在仿真中,设想任务师需求为设想名目构建一度测试阳台,某个测试阳台为设想名目需要尽能够齐备的测试鼓励,并需要可供观察的输入呼应,依据该署输入呼应消息,设想工事师便能够判别设想名目能否满意预期的性能。正在停止仿真工事时,设想工事师正常先对于各共性能模块停止仿真考证,全副经过后再对于整个零碎设想停止仿真。当设想工事师正在仿真中发觉谬误,就需求停止细心调剂,找到谬误发作的缘由并加以修正。

  随着零碎设想的简单性一直增多,当设想集成度超越上万门后,设想准确性的考证比设想自身还要吃力,零碎仿真的实时性很难满意请求。正在对准于简单电停止硬件仿真时,零碎的仿真工夫常常需求占领大全体的设想工夫。咱们往往会为了仿真电的某些性能,而没有得没有等上多少个时辰以至多少天。如何进步仿真频率,缩小仿真简单度,延长仿真工夫,将变化零碎设想中的要害一环.应用基于C言语的设想和考证办法来接替保守的基于HDL言语设想的仿真,从而放慢仿真进度,然而这种办法只实用设想的晚期阶段。为了便当而快捷的完成仿真考证,及时失去测试数据,白文提派遣用软件减速的思维,采纳软件仿真阳台和硬件仿真阳台彼此通讯,即经过长机上运转的仿真硬件与软件阳台相联合,完成软软件共同减速仿真,仿真进度能够进步30倍。

  2 软软件共同减速仿真

  正在保守的设想与考证进程中,设想工事师率先将简单的零碎逐模块的用软件形容言语表述,待一切模块正在仿真器上共同考证经过后,经过模块间整合停止全部和整个设想的仿真,如图1所示。

  图1 设想考证历程

  假定模块Master和模块Slave是整个简单设想中的一全体。模块Master担任把输出数据停止数据解决,随即把解决后数据发送来下一度模块 Slave,Slave模块实现一共性能简单的算法演算,演算终了后把后果前往到模块Master中,停止下一步操作,设想框图如图2所示。

  图2 设想事例框图

  设想工事师正在实现模块Master和模块Slave的HDL设想后,用HDL 仿真器硬件辨别对于两个模块停止仿真考证,模块Master的仿真工夫破费了五秒钟,模块Slave破费了十五秒钟,两个模块停止联结仿真破费了二非常钟。假如设想没有准确,则要对于设想停止从新修正和仿真直到考证经过为止,反复的仿真任务将要破费多少天以至多少礼拜。为了延长仿真工夫,白文提出应用软件减速的思维,对于设想停止软软件共同减速仿真。模块Master和模块Slave的性能率先辨别正在硬件上仿真考证经过,待模块Slave经分析完成后,把模块 Slave键入到软件中,模块Master依然运转正在硬件上,经过HDL仿真机器需要的内部接口完成软软件间的数据交互,停止模块Slave和模块 Master的联结仿真考证,一旦仿真经过,把模块Master和模块Slave都放入软件中停止减速仿真考证,那时两个模块的联结仿真工夫将大大延长。

  图3减速仿真

  白文形容的减速仿真技能完成框图如图3所示。DUT(Design Under Test)由可分析的Verilog HDL言语设想实现。DUT分析完成后,键入到当场可编程门阵列(FPGA:Field Programmable Gate Array)中停止减速仿真考证。运转正在HDL 仿真器上的测试资料TestBench给DUT发送测试鼓励并呼应输入消息,FPGA与HDL仿真器间的消息交流由仿真器需要的Verilog 编程言语接口(PLI:Programming Language Intece)来完成。Verilog PLI为Verilog代码调用C言语编写的因变量需要了一种机制,它需要了C言语静态链接顺序与仿真器的接口,能够完成C言语和Verilog言语的共同仿真。因为C言语正在进程掌握范围比Verilog言语有劣势,能够用C顺序来发生测试鼓励和读可信号的值。以Windows阳台为例,用户经过使用C言语和Verilog PLI编写接口因变量,意译代码并生成静态链接库(DLL:Dynamic Link Library),而后正在由Verilog言语编写的TestBench中调用该署因变量。正在施行TestBench资料停止仿真时,TestBench中的C因变量一旦链接顺利,C因变量将细致消息传送给HDL仿真器,施行C因变量就能够像仿真Verilog代码一样停止仿真。那样,设想工事师应用 Verilog PLI接口创立本人的零碎调用使命和零碎因变量,就能够经过C言语编程对于DUT停止辅佐仿真,到达Verilog语法所没有能完成的性能。

顶一下
(0)
0%
踩一下
(0)
0%
------分隔线----------------------------
电脑维修